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Capstone Design for the Better World

[전자-6] 저잡음 클록 생성기 회로 설계

  • 안종찬 [ 인천대학교 ]
  • 조회수28 리뷰수0 좋아요0
  • 작품번호 : 미입력
  • 공개여부 : 공개
  • 카테고리 : 전자
  • 등록일 : 2020-09-16
  • 팀원(공동개발자) : 이정택,김동현
  • 출품작 : 2020 공과대학 EATED 프로그램 연구성과 중간 발표회

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수행 목적

통신 시스템에 필수적인 클럭을 만드는 클럭생성기에 대해 학습 및 설계한다.
클럭생성기 중 하나인 PLL을 저잡음으로 설계 한다.

상세설명

1. 수행배경

  • 현재 고속 데이터 통신으로 인해 넓은 대역폭을 가진 클럭 생성기가 필요함
  • 고속 클럭을 생성하더라도 정확한 데이터 통신을 위해 저잡음 클럭 발생기가 필요함

2. 수행기간

  • 2020년 5월 ~ 6월 클럭발생기의 이해와 주제 선정
  • 2020년 7월 ~ 8월 개별 블락과 전체 구조 수립

3. 개발작품 설명

  • CPPLL(Charge Pump Phase Locked Loop)에서 DIVIDER를 생략하여 SSPLL(Sub Sampling Phase Locked Loop)를 제안함 
  • DIVIDER를 생략하여 잡음을 최소화 한다.
  • 또한 DIVIDER를 생략하면서 생기는 단점인 느린 주파수 고정시간과 좁은 주파수 고정범위를 로직을 통하여 보완함

4. 활용방안

  • 고속 클럭을 주파수를 생성해내는 CPPLL의 기준 클럭으로 사용하여 DIVIDER수를 줄이는 Cascade PLL로 사용 할 수 있다.
  • 정확하고 잡음이 적은 클럭을 필요로 하는 시스템에서 사용 할 수 있다.

소개 슬라이드

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