1. 수행배경

• 기존 상용 Loigic 합성 툴의 경우 고가의 비용이 요구되기 때문에 대부분의 기업들, 특히 스타트업 기업에서는 쉽게 접근하기 어렵습니다
• 또한 시간도 Trial and Error 방식으로 최적화를 진행하기 때문에 많은 RunTIme이 요구됩니다
• opensource STA tool을 이용하여 성능은 비슷하면서도 비용과 시간 면에서 개선된 RL model을 modeling을 목표로 하였습니다
• 그중에서 RL 기반 model이 Heuristic algorithm에 비해 얼마나 정확하지 측정하기 위해 Heurisitic algorithm을 작성하였습니다

2. 수행기간

• 4월 Heuristic algorithm을 구현하는데 사용할 opensource STA tool조사
• 5월 선정한 STA tool의 flow 및 structure 분석
• 6~8월 STA tool을 function을 활용한 Heuristic algorithm 구현
• 9월 정확도 개선

3.개발작품 설명

• 1. Digital Circuit의 Combinational Logic Gate들의 driver pin object list 작성
• 2. pin이 포함된 Cell을 sizing 했을 경우의 영향을 받는 pin들의 object들을 뽑아서 path list 작성
• 3. 모든 Cell의 size를 1로 초기화 후 Cell의 Logical Effort Delay / Slack 측정
• 4. Cell을 다음 size로 update 한 후 Logical Effort Delay / Slack 측정
• 5. 3 ~ 4 번을 모든 Cell에 대해서 차례대로 적용
• 6. 측정된 Logical Effort Delay / Slack을 가지고 개선 여부와 정확도 측정

4. 활용방안

• RL model을 활용하여 기존보다 더 빠르게 Digital Logic Circuit 최적화
• 고가의 상용 EDA tool을 일부 대체 가능
• RL model의 성능 평가에 활용