High-Performance Sum Operation with Charge Saving and Sharing Circuit for MRAM-based In-Memory Computing
- 유장석
- 인천대학교
- 작품구분일반형
- 공개여부비공개
- 카테고리전자
- 등록일2023-08-06
- 팀원(공동개발자)
- 출품 경진대회2023학년도 1학기 LINC3.0 캡스톤디자인 경진대회
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상세설명
1. 수행배경
- Von Neumann 아키텍처에서 프로세서와 메모리 간의 분리는 데이터 전송에 병목 현상을 일으키고 고성능 컴퓨팅의 개발을 제한합니다. 이를 극복하기 위해 CIM(Computing in Memory)이 유망한 솔루션으로 제안되었습니다. 메모리 내에서 직접 계산을 수행함으로써 CIM은 낮은 대기 시간과 고대역폭 데이터 처리를 달성할 수 있으므로 실시간 데이터 처리가 필요한 애플리케이션에 특히 적합합니다. STT-MRAM 기반의 CIM은 여러 산술연산이 가능합니다. 그 중 SUM 연산에 집중하여 기존 논문에서 제안한 것보다 더 높은 성능을 낼 수 있도록 설계하는 것이 목표입니다.
2. 수행기간
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추진일정표
일련번호
주요내용
추진일정
기간
(주)
3월
4월
5월
6월
1
주제 구상
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1주
2
CIM 회로 design
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1주
3
목표 회로 구상 및 design
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2주
4
pre-layout simulation 검증
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1주
5
논문작성
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2주
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3월 캡스턴 디자인 첫 수업 후 지도 교수님과의 미팅을 통해 주제를 선정하고자 하였습니다. 참조논문 [11]을 읽은 후에 주제를 선정하게 되었습니다.
4월에는 [11]의 논문에 나온 회로를 시뮬레이션을 해보고 어떤 아이디어를 통해 줄일 수 있을 것인가를 고안하였습니다. 지도교수님께서 힌트를 주셔서 charge sharing을 이용한 회로를 통해 이론적으로 stage를 줄이는 것이 가능하다는 것을 구하고 바로 시뮬레이션으로 검증을 하였습니다.
5월 cap 사이즈, 시뮬레이션 프로그램을 다루는 능력 부족, 중간고사 시험 등으로 4월안에 시뮬레이션 검증을 마칠려했으나 5월에 시뮬레이션 검증을 마쳤습니다. 그 후 바로 논문 작성을 하는 법을 공부하였습니다. 5월 중순부터 논문 작성을 시작하였습니다.
6월 여러 차례 미팅을 맞춘 후 최종적으로 어느 학회에 투고할지를 정하였습니다. Jsts로 정하였고, 그에 맞는 양식대로 논문을 수정하였습니다.
- 6월 28일 JSTS에 논문 제출 완료하였습니다.
3. 개발작품 설명
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STT-MRAM 기반 in memory computing (IMC) 시스템에서 고성능 합산 연산을 위해 특별히 설계된 다중 비트 FA를 제안합니다. 제안한 다중 비트 FA는 아날로그 도메인에서 4비트마다 병렬로 Cout을 생성한 후 디지털 도메인에서 4비트 합산 연산을 수행하는 (charge-saving and sharing) CSS 회로로 구현됩니다. 이 회로 구조는 기존의 (n+1) 스테이지에 비해 n비트당 (n/4+5) 스테이지만 필요해 스테이지 활용도가 매우 효율적입니다. 또한 디지털 도메인 기반 멀티비트 FA와 비교했을 때 면적 오버헤드를 크게 줄여 메모리 어레이 내 통합이 가능합니다.
그러나 제안된 회로는 스테이지 수를 효과적으로 줄이면서도 기존 멀티비트 FA에 비해 두 배의 PCSA와 추가 회로를 필요로 한다는 점에 유의해야 합니다. 또한 에너지 소비도 더 높습니다. 따라서 향후 작업은 제안된 회로와 관련된 면적 오버헤드와 에너지 소비를 최소화하는 데 초점을 맞출 것입니다.
요약하면 아날로그 도메인인 Charge를 이용한 CSS 회로를 추가하여 Stage를 줄였습니다. 디지털 도메인을 사용하였을 경우에는 면적오버헤드로 인해 메모리 어레이 내에 적용하지 못한다는 것을 보여주고 따라서 논문에서 제안하는 charge를 이용하는 것처럼 아날로그 도메인을 사용하여 stage를 줄이는 연구를 해야한다는 것을 인사이트로 주고 있습니다.
4. 활용방안
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인메모리 컴퓨팅에서 합계 연산에 필요한 시간을 줄이면 시스템 성능과 효율성이 전반적으로 향상될 수 있습니다. 대량의 데이터를 더 빠르게 처리하고 전력 소비를 줄이며 처리 작업의 대기 시간을 줄일 수 있습니다. 이는 인공 지능, 기계 학습 및 빅 데이터 분석과 같이 실시간 처리가 필요하거나 대량의 데이터를 신속하게 처리해야 하는 애플리케이션에서 특히 유용할 수 있습니다. 또한 합계 연산에 필요한 시간을 줄이면 메모리 벽 문제를 해결하고 프로세서와 메모리 간의 데이터 전송 속도와 효율성을 높이는 데 도움이 될 수 있습니다.
참조문헌
[1] C. Wang et al., "Computing-in-memory paradigm based on STT-MRAM with synergetic read/write-like modes," in Proc. IEEE Int. Symp. Circuits Syst. (ISCAS), May. 2021, pp. 1-5.
[2] S. Jain et al., "Computing in memory with spin-transfer torque magnetic RAM," IEEE Trans, Very Large Scale Integr. (VLSI) Syst., vol. 26, no. 3, pp. 470-483, Mar. 2018.
[3] W. Kang et al., "In-memory processing paradigm for bitwise logic operations in STT–MRAM," IEEE Trans, Magn., vol. 53, no. 11, pp.1-4, Nov. 2017.
[4] Z. He et al., "Exploring STT-MRAM based in-memory computing paradigm with application of image edge extraction," In 2017 IEEE International Conference on Computer Design (ICCD)., Nov. 2017, pp. 439-446.
[5] HS. Stone et al., "A logic-in-memory computer," IEEE Trans. Comput., Vol. C-19, no. 1, pp.73-78, Jan. 1970.
[6] T. Na et al., “STT-MRAM sensing: a review,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 68, no. 1, pp. 12-18, Jan. 2021.
[7] M. Zabihi et al. "In-memory processing on the spintronic CRAM: From hardware design to application mapping," IEEE Trans. Comput., Vol. 68, no. 8, pp. 1159-1173, Aug 2019.
[8] D. Apalkov et al. "Spin-transfer torque magnetic random access memory (STT-MRAM)," ACM Journal. Emerging Technologies in Computing Systems (JETC), Vol. 9, no. 2, pp. 1-35, May 2013.
[9] R. Bishnoi et al. "Improving write performance for STT-MRAM," IEEE Trans. Magn., vol. 52, no. 8, pp. 1-11, Aug 2016.
[10] L. Zhang et al. "Addressing the thermal issues of STT-MRAM from compact modeling to design techniques," IEEE Trans. Nanotechnology., Vol. 17, no. 2, pp. 345-352, Mar 2018.
[11] C. Wang et al. "Design of an area-efficient computing in memory platform based on STT-MRAM," IEEE Trans. Magn., vol. 57, no. 2, pp. 1-4, Feb. 2021.
[12] G. Patrigeon et al. "Design and evaluation of a 28-nm FD-SOI STT-MRAM for ultra-low power microcontrollers," IEEE Trans. Magn., vol. 7, no. 9, pp. 4982-4987, Sep. 2019.
[13] S. Angizi et al "Design and evaluation of a spintronic in-memory processing platform for nonvolatile data encryption," IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol. 37, no. 9, pp. 1788-1801, Sep. 2018.
[14] H. Yu et al. "An adder using charge sharing and its application in DRAMs," In Proceedings 2000 International Conference on Computer Design, Sep. 2000.
[15] V. Vijay et al. "A Review On N-Bit Ripple-Carry Adder Carry-Select Adder And Carry-Skip Adder," Journal of VLSI circuits and systems., vol. 4, no. 01, pp. 27-32, Mar. 2022.
[16] J.-G. Zhu et al. "Magnetic tunnel junctions," Mater. today., vol. 9, no. 11, pp. 36-45, Nov. 2006.
[17] M. Hosomi et al. "A novel nonvolatile memory with spin torque transfer magnetization switching: Spin-RAM," in IEDM Tech. Dig., Dec. 2005, pp. 459-462.
[18] Y. Luo et al. "A variation robust inference engine based on STT-MRAM with parallel read-out," Proc. IEEE Int. Symp. Circuits Syst. (ISCAS) Oct. 2020.
[19] S. Ikeda et al. "Magnetic tunnel junctions for spintronic memories and beyond," IEEE Trans. Electron Devices., vol. 54, no. 5, pp. 991-1002, May. 2007.
[20] M. Zabihi et al. "Using spin-hall mtjs to build an energy-efficient in-memory computation platform," Proc. 20th Int. Symp. Qual. Electron. Design (ISQED), Mar. 2019, pp. 52-57.
[21] E. Deng et al. "Low power magnetic full-adder based on spin transfer torque MRAM," IEEE trans. Magn., vol. 49, no. 9, pp. 4982-4987, Sep. 2013.
[22] S. Lim et al "Highly independent MTJ-based PUF system using diode-connected transistor and two-step postprocessing for improved response stability," IEEE Trans. Inf. Forensics Security., vol. 15, pp. 2798-2807, 2020.
[23] W. Zhao et al "Design considerations and strategies for high-reliable STT-MRAM," Microelectron. Rel., vol. 51, no. 9, pp. 1454-1458, Sep. 2011.
[24] G. P. Devaraj et al "Design and Analysis of Modified Pre-Charge Sensing Circuit for STT-MRAM," 2021 Third International Conference on Intelligent Communication Technologies and Virtual Mobile Networks (ICICV), March. 2021, pp. 507-511.
[25] T. Na et al "Comparative study of various latch-type sense amplifiers," IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 22, no. 2, pp. 425-429, Feb. 2014.
[26] B. Wicht et al. "Yield and speed optimization of a latch-type voltage sense amplifier," IEEE Journal of Solid-State Circuit. (IJSSC), vol. 39, no. 7, pp. 1148-1158, July. 2004.
[27] P. Chakali et al "Design of High Speed Kogge-Stone Based Carry Select Adder," International Journal of Emerging Science and Engineering. (IJESE), vol. 1, no. 4, pp. 2319-6378, Feb. 2013.
[28] R. Anjana et al "Implementation of Vedic mutiplier using Kogge Stone adder," IEEE Int. Conf. on Embedded Sys., July. 2014, pp. 28-31.
[29] T. Brächer and P. Pirro "An analog magnon adder for all-magnonic neurons," J. Appl. Phys., vol. 124, no. 15, Oct. 2018.
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박수경 (인천대학교) 2023-08-06 23:50:48
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